- 紧凑型
- 可定制
- 兼容 AMD 7 系列（及更新型号）
- 兼容 Altera Cyclone V 器件（及更新型号）
- 初步兼容 Microchip PolarFire
- 支持 1 Gbps 至 10 Gbps 以上速率
- 以独立、功能完整的参考设计形式交付
建筑
GigE Vision是基于知名以太网技术的视觉应用标准通信协议，可实现千兆网设备与运行TCP/IP协议族的PC间的便捷连接。Sensor to Image提供了一套IP核及开发框架，用于构建基于千兆网接口的FPGA发射器产品。 鉴于千兆网Vision的高速特性（尤其在1 Gbps以上速率时），发送端需采用基于FPGA的嵌入式千兆网核心高速实现方案。该千兆网Vision核心套件兼容AMD 7系列及更新设备、Altera Cyclone V及更新设备以及Microchip PolarFire系列。
资源使用情况
下载资源使用情况福利
包含Sphinx SDK
功能丰富的软件工具包，提供构建模块，可快速轻松地设计高性能视频应用程序，同时最大限度降低CPU资源消耗。该工具包还包含适用于Windows或Linux的滤镜驱动程序和采集库，以及示例应用程序，包括符合千兆网Vision/GenICam标准的查看器。
广泛支持FPGA开发套件
Sensor to Image的FPGA IP核以完全可运行的参考设计形式交付，搭载于FPGA开发套件中。我们支持AMD、Altera和Microchip等厂商的多种现成套件。
GenDC 支持
千兆网Vision IP核可选支持功能强大且高度灵活的GenDC有效负载类型。该特性有助于传输3D应用中常用的复杂数据结构。
提供的参考设计
功能完备的参考设计：S2I的FPGA解决方案以独立、功能完备的参考设计形式交付，该设计在约定通用平台上运行，并集成FPGA IP核。此方案可最大限度缩短开发周期，在小尺寸封装下实现顶尖性能，同时保留充足的定制灵活性。传感器到图像核结构紧凑，为您的应用在FPGA中预留充足空间。
低延迟动作指令解码器
GigE Vision IP核可选配硬件实现的GigE Vision ACTION命令解码器。该设计支持低延迟、低抖动的临时触发机制。
顶层设计
IP核的首个组件是顶层设计。它作为外部硬件（成像器、传感器、千兆网物理层）与FPGA内部数据处理之间的接口。我们以VHDL源代码形式交付该模块，可适配定制硬件。
FPGA集成CPU
采用FPGA集成CPU设计（MicroBlaze、NIOS、ARM、Risc V）处理若干非实时性网络及配置任务，同时实现千兆网Vision控制协议（GVCP）。该软件采用C语言编写，支持客户扩展功能。
多流支持
千兆网Vision IP核支持通过单一链路传输多个数据流。此功能可用于通过单根电缆传输来自不同数据源的无关联数据。
视频采集模块
参考设计的视频采集模块通过测试图案发生器模拟相机功能。该模块以VHDL源代码形式提供，在最终相机设计中需替换为传感器接口和像素处理逻辑。
自定义配置
设计中的某些部分仅以二进制文件形式提供（例如千兆网Vision控制协议库），而其他部分则以源代码形式交付。该设计框架包含所有必要的设计文件和内核，以及Vivado或Quartus项目文件。系统配置为千兆网Vision相机系统，并配备可配置的测试图案生成器。此系统作为现成评估板的参考设计提供。 该参考设计需配合AMD或Altera开发工具使用（不包含在交付范围内）。
帧缓冲区
帧缓冲器与FPGA供应商专用的内存控制器相连接。该帧缓冲器支持帧缓冲与图像分包功能，这是实现数据包重传功能的必要组件。该模块通常采用外部存储器，但也可通过FPGA内部存储器实现功能受限的版本。
C语言软件库源代码
GigE Vision IP核的嵌入式GigE Vision库可选择以源代码形式交付。此功能有助于扩展功能，以支持不常用的GigE Vision可选特性，或更精准地匹配硬件需求。通过额外驱动程序，可在设备上实现Linux操作系统的使用。
千兆网数据包生成器
千兆网数据包生成器生成最终数据流数据包，包含千兆网Vision传输层所需的所有报头。该生成器将所有数据发送至以太网MAC层，并实现高速千兆网Vision流协议（GVSP）。
IEEE1588支持
千兆网Vision IP核可选配与外部IEEE1588时间源同步的时间基准功能。此功能对于实现精确定时触发且无需额外布线至关重要。当无外部时间源可用时，系统自身可充当时间源。
MAC
MAC组件与低级传输层技术及物理层进行接口连接。该组件支持1 Gbps至10 Gbps的不同速率，并可根据IEEE1588协议实现数据包时间戳功能。
FMC接口扩展
为扩展各类参考板的功能，我们提供支持1G以太网和10G以太网（含NBaseT技术）的FMC扩展卡。
